6月16日消息，据Tom’s hardware报道，韩国领先的国家研究机构 KAIST 近日发布了一份 371 页的论文，详细介绍了从目前到2038年间，高带宽内存 （HBM） 技术的演变，展示了HBM在带宽、容量、I/O宽度和散热方面的增加。路线D 堆迭、具有嵌入式 NAND 存储的以内存为中心的架构，甚至还包括基于机器学习的方法来控制功耗方面的研究。

　　当前头部内存大厂研发的HBM4 的每个堆栈的 HBM 容量将从288GB增加到348GB，而演进到 HBM8 将有望从上代的5120 GB增加到6144GB。此外，功率要求将随性能而变化，从 HBM4 的每堆栈 75W 上升到 HBM8 的180W。

　　HBM4的标准已经确定，而HBM4E将增加基底芯片的可定制性，使 HBM4E 更适合特定应用（AI、HPC、网络等）。预计这些功能将保留在 HBM5 中，同时HBM5 还将部署堆迭式去耦电容器和 3D 缓存。

　　有趣的是，KAIST 预计 HBM5 将继续使用微凸块技术 （MR-MUF），尽管据报道该行业已经在考虑与 HBM4 直接键合。此外，HBM5 还将在基础芯片上集成 L3 缓存、LPDDR 和 CXL 接口，以及热监控。KAIST 还预计 AI 工具将在 HBM5 一代开始在优化物理布局和减少抖动方面发挥作用。

　　预计HBM6 将会在 2032 年推出，传输速度将提高到 16 GT/s，每堆栈带宽提高到 8 TB/s。每个堆栈的容量预计将达到 120 GB，功率将攀升至 120W。KAIST 的研究人员认为，HBM6 将采用无凸起的直接键合，以及结合硅和玻璃的混合中介层。架构变化包括多塔内存堆栈、内部网络交换和广泛的硅通孔 （TSV） 分发。AI 设计工具的范围扩大了，结合了用于信号和功耗建模的生成方法。

　　虽然 HBM5 将为 LPDDR 内存增加 L3 缓存和接口，但预计这些代产品将采用 NAND 接口，从而能够以最少的 CPU、GPU 或 ASIC 参与将数据从存储移动到 HBM。这将以功耗为代价，预计每个堆栈的功耗为 180W。据 KAIST 称，AI 代理将管理热、功率和信号路径的实时协同优化。